Микропроцессорные системы - Александров Е.К.
ISBN 5-7325-0516-4
Скачать (прямая ссылка):
формированием байта данных из последовательности битов на входе RxD,
копированием принятого байта в буферный регистр данных приемника с
одновременной установкой в "1" бита завершения приема данных SCRF;
2) состояние ожидания, в котором также реализуется преобразование
последовательного кода на входе RxD в параллельный код в сдвиговом
регистре, но копирование принятого байта в буферный регистр данных
приемника и установка бита завершения приема SCRF выполняется только
тогда, когда значение принятого слова удовлетворяет одному из условий
выхода из режима ожидания.
412
F.
СЕМЕЙСТВО МК НС08 ФИРМЫ "MOTOROLA"
I
Формат кадра принимаемых данных определяется значением бита М в регистре
управ-ления SCC1. При М = 0 обмен осуществляется 10-битовыми кадрами, при
М = 1 используется 11-битовый кадр обмена. В последнем случае сдвиговый
регистр настраивается на •11-разрядный формат. Бит данных D8, который не
помещается в разрядную сетку буфер-ного регистра данных приемника,
записывается в разряд R8 регистра управления SCC3.
Блок логики управления подсистемы приемника детектирует наличие на входе
RxD последовательности из не менее чем одного стопового бита, а затем
стартового бита, и начинает формирование слова данных посредством
выполнения под управлением генератора скорости передачи GR сдвиговых
операций. Значение старшего бита на каждом такте работы сдвигового
регистра определяет схема мажоритарной логики. Эта схема производит три
выборки уровня сигнала на входе RxD в течение одного такта работы,
значение старшего бита определяется по правилу "два из трех". Момент
окончания формирования слова в сдвиговом регистре отмечается установкой в
"1" триггера завершения приема SCRF в регистре SCS1. Одновременно
принятые данные записываются в буферный регистр данных приемника, который
доступен для чтения по адресу SCDR. Бит SCRF по существу является флагом
готовности данных приемника, он информирует МК о том, что произошел прием
очередного слова данных, и его следует переместить в память МК. Бит SCRF
может быть считан программно, а если прерывания от приемника разрешены
(бит SCRIE регистра управления SCC2 равен "1"), то генерируется запрос на
прерывание от приемника модуля SCI08. Сброс бита готовности данных
приемника осуществляется в процессе выполнения двух операций:
• чтения регистра состояния SCS1 при установленном бите SCRF;
• чтения регистр данных приемника SCDR.
Нетрудно заметить, что именно эта последовательность операций должна быть
выполнена при считывании очередного принятого по линии RxD байта в память
МК.
Если бит SCRF находится в "1", т. е. байт данных принят и находится в
буферном регистре приемника, то подобная ситуация не препятствует
процессу приема в сдвиговый регистр приемника следующего байта данных.
Необходимо только, чтобы до завершения приема последующего байта данных
предыдущий байт был считан из буферного регистра приемника. Если этого не
произошло, то аппаратные средства блокируют запись нового байта в
буферный регистр приемника, поэтому новый принятый байт будет потерян.
Одновременно устанавливается бит нарушения работы OR в регистре SCS1
(Overrun - попытка перезаписи). Установленный в "1" бит OR может вызывать
генерацию запроса на прерывание, если прерывания именно по этому событию
разрешены (бит ORIE в регистре SCC3 равен "1").
Аппаратные средства приемника сообщают пользователю о наличии шума на
линии RxD при приеме каждого байта данных: бит NF регистра SCS1
устанавливается в "1", если при определении значения хотя бы одного из
битов кадра обмена, включая стартовый и столовый биты, не все три выборки
сигнала были равны. Установленный в "1" бит NF может вызывать генерацию
запроса на прерывание, если прерывания именно по этому событию разрешены
(бит NEIE в регистре SCC3 равен "1"). Если следующий принятый байт не
содержит признака шума на линии, то бит NF не сбрасывается автоматически.
Условия сброса бита NF указаны в табл. 4.46.
Аппаратные средства приемника также распознают нарушение формата кадра
обмена: бит FE регистра SCS1 устанавливается в "1", если на линии RxD
присутствует сигнал низкого логического уровня в то время, когда должен
присутствовать столовый бит с высоким логическим уровнем. Подобная
ситуация может возникнуть, если скорости обмена приемника и передатчика
не совпадают, или если принимается специальный сигнал "конец сеанса
обмена". Бит FE может вызывать генерацию запроса на прерывание, если
прерывания именно по этому событию разрешены (бит FEIE в регистре SCC3
равен "1").
413
8-РАЗРЯДНЫЕ микроконтроллеры
В процессе приема каждого байта информации в формате 11-битового кадра
аппаратные средства приемника автоматически производят контроль бита
паритета. Управление функцией паритета осуществляется с использованием
битов PEN и РТУ регистра SCC1. Если функция контроля паритета разрешена,
то бит РЕ в регистре SCS1 устанавливается в "1", если в принятом байте
