Научная литература
booksshare.net -> Добавить материал -> Физика -> Джонс М.Х. -> "Электроника - практический курс" -> 136

Электроника - практический курс - Джонс М.Х.

Джонс М.Х. Электроника - практический курс — М.: Постмаркет, 1999. — 528 c.
ISBN 5-901095-01-4
Скачать (прямая ссылка): elektronika1999.djvu
Предыдущая << 1 .. 130 131 132 133 134 135 < 136 > 137 138 139 140 141 142 .. 195 >> Следующая

Заметим, однако, что любые изменения на входах 5 и Л в то время, когда на
тактовом входе имеется высокий уровень, будут сразу же приводить к
изменению значений выходных сигналов QwQ . Поэтому такой триггер называют
прозрачной защелкой, поскольку выходы могут непосредственно "видеть"
входы в течение всего времени, пока логическая 1 присутствует на тактовом
входе. "Моментальный снимок" мгновенной комбинации значений входных
сигналов S и R сохраняется, или защелкивается, на выходах Q и Q на момент
времени, когда тактовый сигнал возвращается к значению логического 0.
Сброс
Рис. 13.21. Синхронный &S1-триггер.
Дополнительные входы установка и сброс, на которых нормально
поддерживается значение логического 0, обеспечивают непосредственную
реализацию собственной способности триггера устанавливаться в единичное
состояние или сбрасываться путем использования дополнительных входов у
элементов ИЛИ-HE. Полезным свойством любого синхронного триггера является
возможность устанавливать его состояние независимо от тактового сигнала
путем кратковременного подъема напряжения на соответствующем входе до
уровня логической 1.
13.10.3 D-триггер
D-триггер, или триггер данных, является синхронным Л5-триггером,
управляемым только по одному входу. Его достоинство заключается в том.
что
Последовательностные логические схемы: триггеры и память 387
входы 5 и Л не могут одновременно принять значение 1 и привести к
сохранению неопределенного значения сигнала на выходе. Схема этого
триггера показана на рис. 13.22, где прямоугольником изображен синхронный
RS-триггер. Состояние триггера сохраняется до тех пор, пока логический
уровень на тактовом входе не изменится с 0 на 1, когда любой из
логических уровней на входе D передается на выход Q. Из схемы видно, что
этот триггер также является прозрачной защелкой, так что выход Q
повторяет состояние входа D, пока тактовый сигнал имеет высокий уровень,
и запоминает логический уровень сигнала, действующего на входе в момент
отрицательного фронта тактового импульса. Эта удобная маленькая память
находит применение, в частности, в измерительных приборах с цифровым
отсчетом, где результат измерения должен сохраняться неизменным в течение
времени, достаточного для считывания; в параграфе, посвященном счетчикам,
рассматривается применение ИС 74LS75 (аналог 555ТМ7 - Прим. перев.),
содержащей четыре D-триггера.
Рис. 13.22. Схема /(-триггера (защелка с двумя устойчивыми состояниями).
13.10.4 JK-триггер
Самым гибким усовершенствованием .RS-триггера является /А'-триггер, схема
которого показана на рис. 13.23(a). В отличие от D-триггера здесь два
входа, но удается избежать неопределенности запоминаемого состояния при S
= R = 1 путем стробирования каждого из входных сигналов сигналом с
противоположного выхода. Принято стробируемый вход "установки" обозначать
•буквой J, а стробируемый вход "сброса" - буквой К. Триггер чувствителен
к входным сигналам только тогда, когда тактовый сигнал (СР) принимает
высокий уровень, и перестает быть чувствительным к ним, когда уровень СР
становится низким. Таблица переходов, представленная на рис. 13.23(b),
выглядит подобно таблице для /^-триггера, за исключением случая J = К =
1, который более не является запрещенным; при J = К = 1 происходит
переключение, в результате которого сигнал на выходе изменяет свое
значение на противоположное каждый раз, когда тактовый сигнал принимает
высокий уровень. Таким образом, выход Q принимает высокий уровень через
один тактовый импульс, что позволяет считать переключающийся триггер
делителем частоты на 2 с очевидной возможностью применения для двоичного
счета.
(Рассмотренная схема /А"-триггера действительно может быть делителем
частоты на 2, но лишь при условии соблюдения жесткого ограничения на
388 Цифровые логические схемы
J к Q
0 0 Qo
1 0 1
0 1 0
1 1 Qo
Рис. 13.23. Ж-триггер: (а) схема, со стробированием R и Sвходов, (b)
таблица переходов (при условии, что СР имеет высокий уровень).
временные соотношения. А именно: тактовый импульс должен заканчиваться
прежде, чем изменятся значения сигналов на выходах триггера и на входные
схемы И поступят изменившиеся выходные сигналы. - Прим. перев.)
13.10.5 Двухтактный триггер и триггер с динамическим входом
Так же, как Л5-триггер и D-триггер, /А'-триггер, приведенный на рис.
13.23, является прозрачным для всех изменений сигналов на входах, пока СР
имеет высокий уровень. Например, если оба входа / и X принимают высокий
уровень в пределах единичного значения тактового импульса, но не были оба
равны 1 в момент положительного перепада СР, то триггер будет
переключаться немедленно не ожидая следующего положительного перепада СР.
Чтобы /А'-триггер можно было применять без каких либо ограничений, он
должен удовлетворять двум временным критериям:
(a) Изменения сигналов на выходе должны происходить только
непосредственно после перепада в сигнале СР.
(b) Сигналы на входах / и X следует "удерживать" в течение
Предыдущая << 1 .. 130 131 132 133 134 135 < 136 > 137 138 139 140 141 142 .. 195 >> Следующая

Реклама

c1c0fc952cf0704ad12d6af2ad3bf47e03017fed

Есть, чем поделиться? Отправьте
материал
нам
Авторские права © 2009 BooksShare.
Все права защищены.
Rambler's Top100

c1c0fc952cf0704ad12d6af2ad3bf47e03017fed