Микропроцессорные системы - Александров Е.К.
ISBN 5-7325-0516-4
Скачать (прямая ссылка):
специализированные области (аппаратные ядра), проектируемые методами
заказных схем. Достоинства и недостатки применения блочных архитектур
обсуждались ранее, в п. 7.7.1. По субъективному мнению авторов,
использование микросхем с блочной архитектурой является весьма
перспективным направлением.
Первые объявленные СБИС, в которых процессор, память и FPGA размещены на
одном кристалле - семейство FPSLIC (Field Programmable System Level
Integration Chips) фирмы "Atmel", одной из крупных фирм-разработчиков
цифровых микросхем, в том числе микросхем программируемой логики. До
появления семейства FPSLIC, выход которого на рынок датируется серединой
2000 г., фирмой "Atmel" были разработаны хорошо известные процессоры AVR
и FPGA семейства АТ40К. В микросхемах семейства FPSLIC
806
СБИС ПРОГРАММИРУЕМОЙ ЛОГИКИ ТИПА "СИСТЕМА НА КРИСТАЛЛЕ"
I как раз и совмещены процессорное ядро AVR, FPGA типа АТ40К и блоки
статической I памяти SRAM. Такая "комплектация" соответствует
возможностям построения системы I на кристалле. При закреплении функций
процессора и памяти за соответствующими яд-' рами на программируемую
логику возлагаются все остальные функции, необходимые для построения
системы (например, функции управления памятью и/или внешними
устройствами, создание проблемно-ориентированных сопроцессоров,
реализация интерфейсных функций тех или иных шин и т. д.). В СБИС FPSLIC
FPGA рассматривается как "большое внешнее устройство" с разнообразными
заказными или общеупотребительными функциями, к которому процессор
обращается для выдачи ему команд и исходных данных и получения
результатов.
На рис. 7.32 представлена обобщенная структура микросхем семейства
FPSLIC. Микросхемы имеют напряжение питания 3,3 В, изготовляются
технологическими процессами с топологической нормой 0,35 мкм, имеют
несколько режимов пониженного энергопотребления.
AVR - 8-разрядное процессорное ядро производительностью более 30 MIPS
(при тактовой частоте 40 Мгц) с RISC-архитектурой, имеющее систему
команд, содержащую около 120 инструкций. Особенностями микроконтроллера с
ядром AVR в первую очередь являются выполнение команд, извлекаемых
непосредственно из статической памяти SRAM, что значительно ускоряет
работу микроконтроллера, и наличие в АПУ умножителя MPL для аппаратной
реализации операции умножения, широко используемой в процессах цифровой
обработки сигналов (ЦОС). Архитектура AVR оптимизирована для разработки
приложений на языке С, ядро имеет регистровый файл из 32 регистров.
Память программ 10Кх16
AVR
2Кх8 | | 2Кх8 | | 2Кх8 2Кх8 | | 2Кх8 | | 2Кх8
Память данных 4Кх8
Контроллер памяти
Синхросигналы
Ввод/Вывод
Ввод/Вывод
16, Декодированные адреса
¦*- -I*- Прерывания
FPGA
АТ40К
Контроллер
конфигури-
рования
Сигнал
разрешения
конфигурирования ,
>4"" Ввод/Вывод
Рис. 7.32. Обобщенная структура микросхем семейства FPSLIC
807
ПРОГРАММИРУЕМАЯ ЛОГИКАИ ЕЕ ПРИМЕНЕНИЕ В МИКРОПРОЦЕССОРНЫХ СИСТЕМАХ
С ядром AVR связан ряд устройств, характерных для микроконтроллеров: два
универсальных асинхронных программируемых связных адаптера (UARTs), два
8-разрядных и один 16-разрядный таймер-счетчик, два программируемых порта
ввода/вывода. Дополнительно введен специальный аппаратный интерфейс 12С
для обеспечения связи с внешней энергонезависимой памятью типа EEPROM,
используемой для конфигурирования микросхем FPSLIC.
Блок статической памяти общей емкостью 36 Кбайт - двухпортовая память с
временем доступа 15 не содержит фиксированные области памяти программ (с
организацией 10К х 16) и памяти данных (с организацией 4К х 8) и, кроме
того, область, которую при конфигурации схемы можно по желанию
разработчика полностью или частями добавить к памяти программ или к
памяти данных. Предписание по использованию не фиксированной области
памяти содержится в специальном регистре конфигурации в контроллере
памяти микросхемы (Memory Controller).
В блоке FPGA используются стандартные структуры микросхем АТ40К,
работающие на системной частоте 100 Мгц, сложностью от 10 до 40К
используемых эквивалентных вентилей с емкостью встроенной памяти от 2048
до 18 432 бит. В основных чертах эти структуры типичны для FPGA, хотя и
имеют некоторые оригинальные особенности (рис. 7.33). Основа блока -
симметричная матрица идентичных логических ячеек, в каждую из которых
входят несколько программируемых мультиплексоров, триггер типа D, буфер с
тремя состояниями и два табличных функциональных преобразователя (LUT).
Функциональные преобразователи воспроизводят функции трех переменных
(одних и тех же для обоих преобразователей) и могут быть объединены для
выработки любых функций четырех переменных. Для логических ячеек
предусмотрены несколько стандартных режимов (конфигураций), а именно
следующие:
• реализации функций одноразрядного сумматора (арифметический режим);
• выполнения операции умножения (режим DSP/Multiplier);
• реализации разряда счетчика;
• выполнения функций мультиплексоров с буферами на три состояния (режим
