Электротехника и электроника. - Немцов М.В.
Скачать (прямая ссылка):
Часто схемы дешифраторов изготовляются с дополнительными входами, например входом разрешения (стробирования). Стро-бирование позволяет исключить появление на выходах дешифратора ложных сигналов, запрещая его работу в интервале времени переходного процесса при изменении цифрового кода на входе.
Преобразователь кодов отличается от дешифратора тем, что каждому набору логических 1 и 0 на входе ставит в однозначное соответствие набор логических I и 0 на выходе. Примером может служить интегральная схема и ее таблица истинности на рис. 17.2, а и б, преобразующая код двоичного числа Q4 Q3 Q2 Qx (цифры в индексах указывают номера разрядов) в сигналы управления Fx-F9 девятью сегментами светового индикатора (рис. 17.2, в).
Шифратор выполняет функцию, обратную дешифратору. Он имеет 2" входов, на один из которых подается логическая 1, а на остальные — 0. При этом на п выходах код двоичного числа должен соответствовать номеру единичного входа.
— /
x1
Y—\2
x2
DC
ь
Ea
x1
x2
x1
3>
4DP
б
Рис. 17.1
x1 x2 Fi F2 F3 F4
0 0 1 0 0 0
1 0 0 1 0 0
0 1 0 0 1 0
1 1 0 0 0 1
386
а Fi
F6
04 Оз Qi Qi F1 F2 Fi F4 Fs F6 F1 F8 F9
О о о о 1 1 1 1 1 1 О О О
о о о 1 О 1 1 О О О 1 о о
о о 1 о 1 1 О 1 1 о о 1 о
о о 1 1 1 1 1 1 О о о 1 о
о 1 о о О 1 1 о о 1 о 1 о
о 1 о 1 1 О 1 1 о 1 о 1 о
о 1 1 о 1 о 1 1 1 1 о 1 о
о 1 1 1 1 о о о о о 1 о 1
1 о о о 1 1 1 1 1 1 о 1 о
1 о о 1 1 1 1 1 о 1 о 1 о
F* в
Рис. 17.2
Мультиплексором называется устройство для коммутации одного из 2т информационных входов на один выход. Для реализации необходимой коммутации мультиплексор имеет кроме информационных входов также т адресных входов. Значение числа в двоичном коде на адресных входах определяет адрес коммутируемого информационного входа.
Условное обозначение интегральной схемы мультиплексора с двумя адресными т = 2 (ух и у2) и четырьмя информационными 2m = 4 (X1, х2, х3, X4) входами, его функциональная схема и таблица истинности приведены на рис. 17.3, а—в.
Демулътиплексор выполняет функцию, обратную мультиплексору. С его помощью осуществляется коммутация одного информационного входа на один из 2т информационных выходов в зависимости от значения числа в двоичном коде на т адресных входов.
Пример схемной реализации демультиплексора с двумя адресными т = 2 и j>2) входами и четырьмя информационными 2m = 4 (F1, F2, F3, F4) выходами и его таблица истинности, в которой учтена таблица истинности дешифратора (см. рис. 17.1, в), приведены на рис. 17.4, аи б.
Генератором логических функций называется устройство, позволяющее получить на своем выходе желаемую функцию значений логических величин на его информационных входах. Такие генераторы реализуются на основе мультиплексоров (см. рис. 17.3, б), в которых назначение управляющих и информационных входов следует поменять местами. Так, задавая на управляющих входах j>b Уъ Уъ, Уа генератора логических функций (рис. 17.5, а) соответствующие значения логических 1 и 0, получим на выходе любую
387
x1-%2— x3-—
У\-
Уг-
MS
У2 F
о о x1
1 о x2
о 1 x3
1 1 Х4
Рис. 17.3
У\-У г
DC
&
&
&
&
Уг F\ F2 F3 F4
о О 1 О О О
1 о О 1 о О
о 1 О О 1 о
1 1 о о о 1
Рис. 17.4
388
*1 *2 F
о О 1
1 О О
о 1 О
J 1 О
б
Х\ Xl F
О О О
1 О О
О 1 О
1 1 1
Рис. 17.5
функцию /"величин на информационных входах X1 и х2. Например, логическим функциям F = X1 + X2 и F=Xi лх2, т.е. таблицам истинности на рис. 17.5, б и в, соответствуют значения У\,у2,уъ,Уи = 1000 и 0001. Такой способ получения логических функций позволяет унифицировать элементную базу в интегральном исполнении и сократить время проектирования логических автоматов.
Сумматором называется устройство для арифметического сложения двух двоичных чисел. Сложение двух одноименных 1-х разрядов с учетом переносов из младшего (/- 1)-го разряда в старший (/+ 1)-й разряд осуществляется одноразрядным сумматором, который составляется из одноразрядных полусумматоров. Последние не учитывают перенос из младшего разряда.
На рис. 17.6, а—в приведены условное обозначение интегральной схемы одноразрядного полусумматора, его функциональная схема и таблица истинности, где A1 и B1 — одноименные разряды двух двоичных чисел; S1 — сумма; P1 — перенос в старший разряд.
Условное обозначение интегральной схемы одноразрядного сумматора, его функциональная схема и таблица истинности приведены на рис. 17.7, а—в. Из одноразрядных составляются много-
389
A1- HS S
B1- P
A1 в, S1 Pi
о о о о
о 1 1 о
1 о 1 о
1 1 о 1
A1-
B1-
A1-Br
Ai-Br
&
&
&
CH
Рис. 17.6
Pl-I- SM S
А,—
в— P
S1
Pi
Pi-
A1-I I HS S
I I P
HS
P
S1
Pi
Si
Pi
Pi-I A1 в, Si Pi
о О о о о
о 1 о 1 о
о о 1 1 о
о 1 1 о 1
1 о о 1 о
1 1 о о 1
1 о 1 о I
1 1 1 1 1
а б в
Рис. 17.7
разрядные сумматоры. Схема и условное обозначение интегральной схемы двухразрядного сумматора приведены на рис. 17.8, а и б.
Цифровым компаратором называется устройство сравнения двоичных чисел. Одна из возможных схем реализации с применением сумматора приведена на рис. 17.9. Действительно, если в одноименных разрядах A1 = Bh где / — номер разряда, то сумма значений A1 и B1 равна S1=I и перенос в старший разряд P1 = 0.
